40जी पीसीबी डिजाइन और रूटिंग गाइड

1. विशेषता प्रतिबाधा

मुद्रित माइक्रोस्ट्रिप लाइन (सतह परत): Z=65Ω ± 10%;

मुद्रित स्ट्रिपलाइन (आंतरिक परत): Z=50Ω ± 10%; डिफरेंशियल क्लॉक सिंगल-जमीन पर समाप्त प्रतिबाधा: 50Ω, डिफरेंशियल प्रतिबाधा: 100Ω।

2. ट्रेस चौड़ाई सिफ़ारिशें: सिग्नल ट्रेस चौड़ाई=6 मिल्स, ट्रेस चौड़ाई=4.5 मिल्स कठिन मार्ग ट्रेस के लिए -मिल्स, पावर/ग्राउंड ट्रेस चौड़ाई=15 मिल्स या स्थिति के आधार पर 30 मिल्स।

3. स्टैकअप अनुशंसाएँ: CS1999 संदर्भ डिज़ाइन के स्टैकअप का संदर्भ लें। बोर्ड की मोटाई: 2.4 ± 0.2 मिमी। परतों की अनुशंसित संख्या 16-18 से अधिक नहीं होनी चाहिए।

4. बीजीए चिप पिन विअस: अप्रयुक्त पिनों के लिए, रूटिंग को प्रभावित करने वाले पिनों को छोड़कर, जितना संभव हो सके लीड आउट विअस को बनाए रखें।

1. बिजली आपूर्ति प्रकारों में मुख्य रूप से निम्नलिखित शामिल हैं:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10ए), और 5वी2एन (3ए), वीडीडीक्यू, वीटीटी, और वीआरईएफ; ये डिजिटल बिजली आपूर्ति हैं।

• 3V3A, VCCTX_1/2, 1V2A_1/2: ये रैखिक पावर मॉड्यूल द्वारा एनालॉग बिजली आपूर्ति आउटपुट हैं।

2. 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), और 3V3 (10A) के लिए, पावर मॉड्यूल आउटपुट पिन को वर्तमान स्तर के आधार पर पावर स्प्लिटर परत से कनेक्ट करते समय vias की वर्तमान क्षमता पर विचार करें।

संबंधित पिन के चारों ओर कई सिग्नल परतों पर संबंधित भरण विमानों को जोड़ने की सिफारिश की जाती है, और फिर परतों को संबंधित पावर परत पर निर्देशित करने के लिए परतों को जोड़ने के लिए कई vias का उपयोग किया जाता है।

3. CS1999, FPGA और ऑप्टिकल मॉड्यूल में कई एनालॉग बिजली आपूर्ति होती है। ये आम तौर पर रैखिक बिजली आपूर्ति या एलसी फ़िल्टरिंग के माध्यम से प्रदान किए जाते हैं। सभी एनालॉग बिजली आपूर्तियों को बिजली विभाजन की आवश्यकता होती है। एनालॉग पावर स्प्लिटिंग की अनुशंसा की जाती है: सिग्नल परत पर विभाजन, ऊपरी और निचली आसन्न परतों को सिग्नल ग्राउंड होना आवश्यक है।

निम्नलिखित बिजली आपूर्ति के लिए विभाजन की आवश्यकता होती है:

1) CS1999 एनालॉग बिजली आपूर्ति:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR।

2) एफपीजीए:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2।

3) ऑप्टिकल मॉड्यूल: 5V, 3V3, 1V8, 5V2N, और अन्य एनालॉग बिजली आपूर्ति एलसी फ़िल्टरिंग के माध्यम से प्रदान की जाती है . 4) ​​अन्य: प्रारंभ करनेवाला एल के बाद सभी बिजली आपूर्ति।

4. 1008PS प्रारंभ करनेवाला के लिए सभी मौजूदा vias को 3A आवश्यकता का अनुपालन करना चाहिए, और अन्य सभी को 1A का अनुपालन करना चाहिए।

5. ग्राउंड प्लेन

इसमें सिग्नल ग्राउंड और चेसिस ग्राउंड शामिल हैं।

प्रत्येक सिग्नल परत के चारों ओर एक चेसिस ग्राउंड प्लेन बिछाया जाना चाहिए और संबंधित सॉकेट से जोड़ा जाना चाहिए।

6. रूटिंग के दौरान, सभी एलडीओ पावर रूपांतरण चिप्स (LT1963AEQ, LT1764EQ, LP3883ES) के लिए TAB विमानों को परिभाषित किया जाना चाहिए और संबंधित विमानों से जोड़ा जाना चाहिए। गर्मी अपव्यय तांबे के क्षेत्र को उचित रूप से बढ़ाया जाना चाहिए, और पीछे की तरफ एक सममित तांबे का विमान भी जोड़ा जाना चाहिए (यदि लेआउट अनुमति देता है तो क्षेत्र जितना संभव हो उतना बड़ा हो सकता है)। गर्मी अपव्यय की सुविधा के लिए इन विमानों को कई वाया के माध्यम से संबंधित पावर या ग्राउंड विमानों से कनेक्ट करें। प्रत्येक चिप के लिए TAB समतल परिभाषाएँ इस प्रकार हैं:

एलटी1963ए/एलटी1764/एलपी3883: टैब=जीएनडी (जमीन)।

7. CS1999 पावर और ग्राउंड पृथक्करण के लिए, कृपया मूल्यांकन बोर्ड के लिए वास्तविक लेआउट फ़ाइलें देखें।

1. तर्क आरेख के अनुसार डिज़ाइन और कार्यान्वयन करें। डिकूपिंग कैपेसिटर को प्रत्येक डिवाइस के लिए समान दूरी पर रखा जाना चाहिए। छोटे - मूल्य वाले कैपेसिटर को यथासंभव पावर पिन के करीब रखा जाना चाहिए, और बड़े - ध्रुवीयता कैपेसिटर को चिप के चारों ओर रखा जाना चाहिए।

2. दोनों FPGAs में से प्रत्येक में पाँच पिन हैं, K7/T7/Y4/AD7/AK7। एक बाहरी 2.00kΩ अवरोधक को जमीन से कनेक्ट करें। इन निशानों को अन्य हस्तक्षेप स्रोतों से दूर रखें। इन निशानों को अन्य रेखाओं से अलग करने के लिए ग्राउंड रिंग का उपयोग करें।

3. सामान्य डिकॉउलिंग कैपेसिटर कनेक्शन आवश्यकताएँ: कैपेसिटर पैड रूटिंग नीचे दिखाए अनुसार है:

1. विभेदक संकेतों के लिए सामान्य आवश्यकताएँ:

• अंतर युग्मों की लंबाई का अधिकतम त्रुटि के साथ कड़ाई से मिलान किया जाना चाहिए<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 मिलि.
• विअस और परत परिवर्तनों को कम करने के लिए विभेदक जोड़े को एक ही परत पर रूट किया जाना चाहिए (सिवाय जहां मिलान प्रतिरोधक जुड़े हुए हैं, केवल स्रोत और गंतव्य टर्मिनल विअस के माध्यम से परतों को बदल सकते हैं)।
• जब पावर प्लेन विभाजित होते हैं, तो समान पावर प्लेन पर आसन्न अंतर सिग्नल विभाजन को पार नहीं कर सकते हैं।
• मिलान प्रतिरोधकों के साथ समाप्ति के लिए, मिलान प्रतिरोधक कनेक्शन विधियाँ नीचे दिए गए चित्र में दिखाई गई हैं। कनेक्शन के लिए निम्न विधियों में से एक का चयन करें।

ट्रेस लंबाई को भी आरेख का पालन करना चाहिए।

श्रृंखला कैपेसिटर के साथ अंतर रेखाओं के लिए, अंतर जोड़ी के कैपेसिटर को एक ही तरफ (आम तौर पर टर्मिनलों के करीब) रखा जाना चाहिए और उनकी ट्रेस लंबाई मेल खाती होनी चाहिए। पीईसीएल घड़ियों के लिए एसी कपलिंग का उपयोग करते समय, स्रोत पर बाहरी अवरोधक को नीचे दिए गए चित्र में दिखाए अनुसार जोड़ा जाता है।

2. घड़ी के संकेत

• विभेदक घड़ियाँ

निम्नलिखित संकेत शामिल हैं:

622M घड़ी में तीन जोड़े हैं: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N, और CS1999_REFCLK_P/N।

156M घड़ी में आठ जोड़े हैं: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N, और CS1999_IL_REFCLK1/2_P/N।

इन सिग्नलों के लिए रूटिंग और मिलान आवश्यकताओं के लिए, ऊपर देखें। विभेदक घड़ी के निशानों को अन्य सिग्नल लाइनों, विशेषकर समानांतर निशानों से जितना संभव हो दूर रखें। प्रत्येक अंतर जोड़े की लंबाई अन्य अंतर जोड़े के समान होनी आवश्यक नहीं है, लेकिन अधिकतम लंबाई 15 सेमी से अधिक नहीं होनी चाहिए। एकल-समाप्त एलवीटीटीएल घड़ी सिग्नल

निम्नलिखित सिग्नल शामिल हैं: SRAM_CLK, TCAM_CLK

इन सिग्नलों को जितना संभव हो उतना छोटा रूट किया जाना चाहिए, आमतौर पर 3 सेमी से कम और 5 सेमी से अधिक नहीं। श्रृंखला 25 ओम अवरोधक स्रोत चिप (एफपीजीए) पिन के जितना संभव हो उतना करीब होना चाहिए।

3. SFI5 इंटरफ़ेस सिग्नल

इस सिग्नल का उपयोग ऑप्टिकल मॉड्यूल और CS1999 के बीच उच्च गति डेटा (3.125G) ट्रांसमिशन के लिए किया जाता है, जिसमें सिग्नल प्राप्त करना और प्रसारित करना दोनों शामिल हैं।

संकेत नीचे दी गई तालिका में दिखाए गए हैं।

1) स्टब ट्रेस लंबाई को कम करने के लिए उपयुक्त निचली सिग्नल परत का उपयोग करें; रूट करते समय आर्क या 45 डिग्री मोड़ का उपयोग करें।

2) वाया नियम: सभी वाया से आंतरिक परतों पर सभी पैड हटा दें (केवल कनेक्शन परत पर पैड रखें)।

3) विस्तृत रूटिंग और पैरामीटर अनुशंसाओं के लिए CS1999 संदर्भ डिज़ाइन लेआउट फ़ाइलें देखें।

4) एक ही परत पर विभेदक जोड़े प्राप्त करने और संचारित करने से बचें।

4. इंटरलेकन इंटरफ़ेस सिग्नल: इन सिग्नलों का उपयोग CS1999 और FPGA के बीच उच्च गति डेटा (3.125G) ट्रांसमिशन के लिए किया जाता है। SFI5 की तरह, उनमें दो समूह शामिल हैं: प्राप्त करना और संचारित करना। संकेत नीचे दी गई तालिका में दिखाए गए हैं।

रूटिंग जानकारी के लिए, SFI5 सिग्नल रूटिंग आवश्यकताएँ देखें।

5. एक्सएयूआई सिग्नल

एफपीजीए और बैकप्लेन जेडडी सॉकेट के बीच उच्च गति सिग्नल ट्रांसमिशन के लिए उपयोग किया जाता है।

1) ZD सॉकेट से जुड़े ट्रेस की लंबाई होनी चाहिए<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>एक 4-जोड़ी 3.125G अंतर संकेत है;

LINE1_XAUI_RXDAT_P/N_<3.0>एक 4-जोड़ी 3.125G अंतर संकेत है;

LINE0_XAUI_TXDAT_P/N_<3.0>एक 4-जोड़ी 3.125G अंतर संकेत है;

LINE1_XAUI_TXDAT_P/N_<3.0>एक 4-जोड़ी 3.125G अंतर संकेत है;

LI NE2_XAUI_RXDAT_P/N_<3..0>एक 4-जोड़ी 3.125G डिफरेंशियल सिग्नल है।

LINE3_XAUI_RXDAT_P/N_<3..0>एक 4-जोड़ी 3.125G डिफरेंशियल सिग्नल है।

LINE2_XAUI_TXDAT_P/N_<3..0>एक 4-जोड़ी 3.125G डिफरेंशियल सिग्नल है।

LINE3_XAUI_TXDAT_P/N_<3..0>एक 4-जोड़ी 3.125G डिफरेंशियल सिग्नल है।

2) विभेदक रेखाओं के प्रत्येक जोड़े की लंबाई सहनशीलता 10 मील से कम होनी चाहिए। चार में से प्रत्येक जोड़ी की लंबाई समान होना आवश्यक नहीं है, लेकिन सहनशीलता कम से कम होनी चाहिए और लंबाई यथासंभव छोटी रखी जानी चाहिए।

3) रूटिंग के लिए, SFI5 सिग्नल रूटिंग आवश्यकताएँ देखें।

6. 700एम एलवीडीएस सिग्नल

दो FPGAs के बीच उच्च गति सिग्नल ट्रांसमिशन के लिए उपयोग किया जाता है। निम्नलिखित चार समूह शामिल हैं:

प्राप्त और संचारित अंतर जोड़े को एक ही परत पर रूट नहीं किया जाना चाहिए। अन्य विभेदक रेखाओं को सामान्य आवश्यकताओं का पालन करना चाहिए।

7. एचएसटीएल सिग्नल

U1 (NL3300) और IC2 को जोड़ने वाले सिग्नल HSTL-1 सिग्नल हैं जो लगभग 200MHz पर काम करते हैं। कृपया उन्हें सामान्य एचएसटीएल रूटिंग आवश्यकताओं के अनुसार रूट करें।

1) द्विदिश सिग्नल TCAM_DBUS[0:71] और यूनिडायरेक्शनल सिग्नल CAM_CLK और TCAM_IBUS के लिए 50 Ω समाप्ति प्रतिरोधों को यथासंभव U1 के करीब रखा जाना चाहिए, और उनकी स्टब लाइनें यथासंभव छोटी होनी चाहिए। जैसा कि नीचे दिए गए चित्र में दिखाया गया है, रूटिंग (ए) का पालन करने की अनुशंसा की जाती है। यदि रूटिंग कठिन है, तो रूटिंग (बी) का पालन करें, समाप्ति अवरोधक शाखा की लंबाई और प्रतिकृति बिंदु और यू1 पिन के बीच की दूरी को यथासंभव कम रखें।

2) निम्नलिखित सिग्नल समूह त्रुटि के साथ समान लंबाई के होने चाहिए<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) वीटीटी फिल्टर कैपेसिटर सीपी1 से सीपी10 को टर्मिनेशन रेसिस्टर्स के आसपास समान रूप से वितरित किया जाना चाहिए।

8. 100एम ईथरनेट सिग्नल

1) निम्नलिखित अंतर सिग्नल जोड़े हैं, जिनमें सामान्य अंतर सिग्नल के समान रूटिंग आवश्यकताएं हैं।

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) निम्नलिखित सिग्नल विभेदक सिग्नल नहीं हैं, लेकिन प्रत्येक समूह की लंबाई समान होनी चाहिए:

MII_TX_CLK, MII_TXD<3.0>, और MII_TXEN को एक त्रुटि के साथ एक साथ समूहीकृत किया गया है<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS, और MII_RX_COL को एक त्रुटि के साथ एक साथ समूहीकृत किया गया है<1cm.

9. साइड स्कैन सिग्नल रूटिंग

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->एफपीजीए2 (आईसी4)

बी) टीसीके सिग्नल रूटिंग दिशा टीएमएस के समान है।

10. बस सिग्नलों को नियंत्रित करें:

LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB, और LOCAL_ALE शामिल हैं।

प्रत्येक बस समूह को डेज़ी{{0}श्रृंखलाबद्ध तरीके से कनेक्ट करें।

11. अन्य डेटा बस सिग्नल:

ऊपर उल्लिखित अन्य सभी समूहीकृत बस सिग्नलों के लिए, सुनिश्चित करें कि प्रत्येक बस समूह महत्वपूर्ण रूप से भिन्न न हो (परिमाण के समान क्रम को बनाए रखें) और उसकी लंबाई यथासंभव कम हो।

पैनल पर प्रदर्शित होने वाले आवश्यक संकेतकों में तीन पावर और सिस्टम स्थिति संकेतक और तीन 40G इंटरफ़ेस स्थिति संकेतक शामिल हैं।

पैनल पर संकेतकों की सापेक्ष स्थिति नीचे दिए गए चित्र में दिखाई गई है।

तर्क आरेख पर पैनल संकेतक रोशनी और एलईडी के बीच संबंधित संबंध इस प्रकार है:

कृपया उपरोक्त सापेक्ष स्थितियों और संबंधित संबंधों के अनुसार संकेतक रोशनी लगाएं।